Grupo de Ingeniería Microelectrónica

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Departamento de Tecnología Electrónica, Ingeniería de Sistemas y Automática Universidad de Cantabria
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PROYECTO:
 Entorno de síntesis para circuitos de comunicaciones a partir de descripciones VHDL
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Título:Entorno de síntesis para circuitos de comunicaciones a partir de descripciones VHDL
Acrónimo: 
Financia:CICYT 
Socios:UCM, UPM 
Presupuesto:46800€ Año comienzo:1994  final:1997 
Director:Eugenio Villar 
Temas: Diseño y verificación de sistemas embebidos HW/SW
Personas: Pablo Pedro Sánchez
Eugenio Villar
Víctor Fernández
Descripción:Proyecto coordinado con las Universidades Complutense de Madrid y Politécnica de Madrid con el objetivo de desarrollar herramientas de síntesis de comportamiento con la utilización de técnicas de exploración inteligente del espacio de diseño. Este proyecto permitió desarrollar la herramienta FIRES.  

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