Grupo de Ingeniería Microelectrónica

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Departamento de Tecnología Electrónica, Ingeniería de Sistemas y Automática Universidad de Cantabria
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Título:Level-0 VHDL synthesis syntax and semantics
Tipo:Informe, Estudio o Dictamen por encargo
Lugar:CENELEC TC117 ENV
Fecha:1995-12
Autores: Eugenio Villar
Líneas: Diseño y verificación de sistemas embebidos HW/SW
Proyectos: ESPRIT 8370 ESIP
ISBN:
Fichero:
Resumen:
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