Grupo de Ingeniería Microelectrónica

Grupo de Ingeniería Microelectrónica

Departamento de Tecnología Electrónica, Ingeniería de Sistemas y Automática Universidad de Cantabria
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LINEA DE INVESTIGACION:
 Actividades anteriores en Diseño de Sistemas Embebidos HW/SW
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PERSONAS:
Eugenio Villar (Responsable de esta línea de investigación)
Pablo Pedro Sánchez
Héctor Posadas
Jesús Angel Adámez
Juan Castillo
Margarita Díez
David Quijano
CAMPOS DE TRABAJO:
A medida que la síntesis de alto nivel o de comportamiento maduró durante los 90 al punto de utilización industrial con la aparición de las primeras herramientas comerciales, el Grupo se planteó nuevos campos de investigación en las áreas todavía no resueltas de una manera efectiva. El aumento de complejidad de los circuitos integrados, ASICs y FPGAs que ahora incluyen HW de aplicación especifica y uno o varios procesadores y/o DSPs obliga al desarrollo de metodologías de diseño de sistemas complejos HW/SW. En este campo, el Grupo orientó su actividad de investigación al desarrollo de metodologías industriales de co-diseño HW/SW de sistemas embebidos. La primera linea de trabajo fue el estudio de la utilización de la herramienta de síntesis de alto nivel FIRES en entornos de co-diseño [Ta95][TaVi95a][TaVi95b][TaVi95c][TVVV96].

La participación en la Red de Capital Humano y Movilidad BELSIGN [PRO95] aseguró la realización de estas tareas de investigación en un entorno internacional de intercambio de información, conocimientos y cooperación.

Posteriormente, el Grupo participó en el proyecto ESPRIT 26971 CoMES [PRO98] junto a Matra Bae Dynamics, INDRA-ESPACIO, SIDSA y el IRESTE en la definición de una metodología de especificación y diseño funcional para sistemas embebidos [Vi99][RoVi99a][RoVi99b][RoVi99c][FCLO99].

Esta línea de investigación continuó con el proyecto FEDER titulado "Desarrollo de metodologías industriales de diseño de sistemas embebidos HW/SW" [PRO99]. En este proyecto se desarrolló una metodología de co-diseño apta para su utilización por el entorno industrial de nuestro país caracterizado por pequeñas y medianas empresas. En consecuencia, la metodología propuesta hace uso de lenguajes de dominio público, concretamente SystemC y evita el uso de herramientas con costes de adquisición y mantenimiento altos [RoVi00][HRFS00][FHSV02]. En esta metodología cobra importancia la especificación del sistema, probada sobre un demostrador industrial [HFRS00][FVH01][FHV01][VLB02] y la generación automática del SW de aplicación desde la especificación en SystemC incluyendo la planificación de tareas concurrentes sobre el Sistema Operativo de Tiempo Real (RTOS) elegido [HSV02c][HPSV03a][HSV03b][HPSV03b]. Este trabajo se materializó en la librería de síntesis SW, SWGen. Parte de los resultados del proyecto se presentaron en el Curso de Verano de la Universidad de Cantabria en Julio de 2001 [Sa01]. El curso contó con la colaboración de investigadores relevantes en el área [Vi01a].

En el proyecto Medea+ A511 ToolIP, el Grupo participó bajo subcontrato de DS2 en el estudio de la reutilización de núcleos microprocesador [HSV02a][VSBR03]. Como demostrador se desarrolló un microprocesador OpenRisc 1000 reutilizable en SystemC y se implementó un prototipo sobre una FPGA [BCSP02][BCHP03a][BCHP03b][BCPS03][BCPS04]. El microprocesador lleva aparejado el entorno de desarrollo SW preciso (SDK). Adicionalmente, se desarrolló una biblioteca SystemC (PERFIDY) de análisis de prestaciones de la especificación del sistema sobre una plataforma basada en el microprocesador [HPV02][Vi02b][BVH02][HSV02b][PHSV02][PHSV04]. Esta herramienta permitía validar las prestaciones del sistema implementado con el microprocesador destino.

Las librerías SystemC de analisis de prestaciones y generación automática de SW configuran una metodología de diseño de sistemas embebidos de código único, es decir, basada en la utilización del mismo código SystemC para la especificación del sistema, el análisis de prestaciones y, tras el diseño arquitectural, la generación automática del software [PHFSV05].
La tecnología de análisis de prestaciones desarrollada en ToolIP encontró aplicación en el modelado del soporte ejecutivo que permita el análisis de las características temporales de componentes COTS reusables. Esta actividad se llevó a cabo en el proyecto ITEA IP 03002 MERCED bajo subcontrato de DS2. Un primer resultado lo constituyó el modelado y simulación en SystemC de la planificación de tareas en un RTOS [PAV04]. Este trabajo permitidó el desarrollo de la librería SystemC de modelado y simulación de POSIX (PERFidiX). El uso de la libraría permite simular temporalmente el SW de aplicación incluyendo las funciones POSIX sobre la plataforma HW utilizada [PVB05][PAV05][PAVSB06][PAVA06]. Este trabajo permitió un estudio en profundidad de la utilización de SystemC en el modelado de RTOS. La implementación de POSIX en PERFidiX sirvió como ejemplo de aplicación [PAVEM05].

La tecnología de modelado y simulación temporal del RTOS desarrollado en MERCED se aplicó al modelado del HW dependiente del SW (HdS) en sistemas en chip multiprocesadores (MpSoC) con red en chip (NoC) en el proyecto MEDEA+ 2A708 LoMoSa+ bajo subcontrato de DS2. En este proyecto se mejoraron las técnicas de generación del SW embebido desde SystemC desarrolladas en [PRO99] para la generación del HdS. En una primera fase del proyecto se especificó la metodología de modelado de HdS a ser desarrollada posteriormente [QPSVM06]. Un primer resultado fué la inclusión en el modelo abstracto del RTOS de las interrupciones HW sobre un modelo TLM del bus [PQVEM06]. La biblioteca permite modelar los 'drivers' de comunicación con los periféricos y operaciones de DMA sobre el modelo TLM2 del bus [PQVM07]. El nodo procesador puede ser parte de una NoC. En este sentido, la biblioteca SystemC se ha extendido con el simulador de redes Sicosys (SImulator for COmunication SYStems). Al objeto de abstraer la estructura de la red, la biblioteca se ha conectado con el modelo ORB CORBA de TIMA. La técnica de estimación del tiempo de ejecución del SW puede ser extendida a la estimación del consumo de potencia [CPVM07]. Todas estas mejoras representan una evolución de PERFidiX hacia la nueva herramienta de modelado MpSoC con NoC, SCoPE [CPQSV06][VPM07][PQEM07]. Este trabajo permitió un análisis de la potencialidad de SystemC para la simulación funcional y la estimación de prestaciones en sistemas embebidos HW/SW heterogéneos [PCQFV09]. Aunque la mayor parte del esfuerzo del proyecto se centró en el desarrollo de SCoPE, LoMoSa permitió obtener resultados preeliminares prometedores en la síntesis automática de HdS desde SystemC [DVM08].

Durante 2009, el Grupo participó en el proyecto the Medea 2A714 SoftSoC . Durante este tiempo se contribuyó a la definición arquitectural del HdS [FVV08] y a la metodología de modelado, simulación, y análisis de prestaciones [PeVi08].

En el proyecto ITEA 05015 SPICES, se desarrollaron metodologías de modelado en SystemC de especificaciones en AADL. Un primer resultado fue la especificación de la metodología de modelado [HeVi07a][HeVi07b][ViHe07]. A partir de esta especificación se desarrolló la herramienta de simulación de la especificación AADL en SystemC, AADS [VaVi07][VaVi08][AADS09][VaVi09a][VaVi09b], ampliada posteriormente con el 'Behavioral Annex' [VaVi10]. En este proyecto, el Grupo de Computadores y Tiempo-Real desarrolla técnicas de análisis de Tiempo-Real y planificabilidad.

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