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| GIM>Research>project>ESPRIT 8370 ESIP... |
| PROJECT: |
| | ESPRIT 8370 ESIP |
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| Title: | ESPRIT 8370 ESIP |
| Acronym: | |
| Payer: | ESPRIT |
| Partners: | BULL, ICL, SIEMENS-NIXDORF, PHILIPS, ZUKEN-REDAC, THOMSON, ANACAD, SYNTHESIA, CNET y TGI |
| Budget: | 152000€ |
Years, begin: | 1996 |
end: | 1998 |
| Director: | Eugenio Villar |
| R&D Lines: |
Design and verification of HW/SW embedded systems
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| Staff: |
Víctor Fernández
Fernando Herrera
Pablo Pedro Sánchez
Iñigo Ugarte
Eugenio Villar
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| Description: | La utilización del lenguaje VHDL en síntesis obliga a un estudio de las restricciones sintácticas a imponer y del estilo descriptivo a utilizar. Nuestra participación en el proyecto nos permitió contribuir activamente a este esfuerzo internacional. En este proyecto participamos como partner asociado a TGI. Varios de los resultados fueron remitidos al IEEE como contribución al proceso de estandarización en síntesis. |
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