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| PROJECT: |
| | Implementación (VHDL y lógica) de decodificadores DVB-S y DVB-RCS |
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| Title: | Implementación (VHDL y lógica) de decodificadores DVB-S y DVB-RCS |
| Acronym: | |
| Payer: | ALCATEL Espacio |
| Partners: | |
| Budget: | 43366€ |
Years, begin: | 2002 |
end: | 2004 |
| Director: | Víctor Fernández |
| R&D Lines: |
Design and verification of electronic systems for communications
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| Staff: |
Víctor Fernández
Jesús Miguel Pérez
Pablo Pedro Sánchez
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| Description: | Durante este proyecto se diseñó e implementó sobre FPGA un decodificador de canal MAP para una codificación convolucional siguiendo el estándar DVB-S. La novedad de la aproximación reside en que este tipo de decodificadores es aplicado habitualmente en Turbo-Códigos y no en la codificación propuesta en el DVB-S. El proyecto comprendió una fase de pruebas en los laboratorios de Alcatel en los que el GIM prestó soporte. |
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