Microelectronics Engineering Group

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Electronics Technology, Systems and Automation Engineering Department University of Cantabria
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PROJECT:
 Entorno de síntesis para circuitos de comunicaciones a partir de descripciones VHDL
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Title:Entorno de síntesis para circuitos de comunicaciones a partir de descripciones VHDL
Acronym: 
Payer:CICYT 
Partners:UCM, UPM 
Budget:46800€ Years, begin:1994  end:1997 
Director:Eugenio Villar 
R&D Lines: Design and verification of HW/SW embedded systems
Staff: Pablo Pedro Sánchez
Eugenio Villar
Víctor Fernández
Description:Proyecto coordinado con las Universidades Complutense de Madrid y Politécnica de Madrid con el objetivo de desarrollar herramientas de síntesis de comportamiento con la utilización de técnicas de exploración inteligente del espacio de diseño. Este proyecto permitió desarrollar la herramienta FIRES.  

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